Qual è lo spessore di un wafer di silicio monocristallino?

Con il progresso della cooperazione tra filiere industriali, il processo di assottigliamento sta accelerando. Lo spessore dei wafer di silicio ha un impatto sull'automazione, sulla resa e sull'efficienza di conversione delle celle e deve soddisfare le esigenze dei produttori di celle e moduli a valle. Pertanto, il diradamento dipende maggiormente dalla cooperazione e dal progresso di tutti gli anelli della catena industriale.
Nel 2020, lo spessore medio dei wafer di silicio policristallino è di 180 μm, lo spessore medio dei wafer di silicio monocristallino di tipo P è di circa 175 μm, lo spessore medio dei wafer di silicio di tipo N è di 168 μm, lo spessore medio del silicio di tipo N i wafer per le celle TOPCon è di 175 μm e lo spessore medio dei wafer di silicio per le celle a eterogiunzione è di circa 150 μm.
1. Wafer di silicio monocristallino di tipo P: le fette sottili hanno sperimentato più nodi come 350 μm, 250 μm, 220 μm, 200 μm e 180 μm e si prevede che raggiungeranno i 170 μm nel 2021. La tecnologia delle fette sottili di {{ 9}} μm è maturato e si prevede che raggiungerà i 160 μm nel 2025 .
2. Wafer di silicio monocristallino di tipo N: rispetto ai wafer di silicio di tipo P, i wafer di silicio di tipo N sono più facili da ottenere. Si prevede che raggiungerà i 160-165 μm nel 2021. Attualmente è disponibile la tecnologia wafer da 120-140 μm e si prevede che raggiungerà i 100-120 μm nel lungo periodo.
3. Wafer di silicio monocristallino di tipo N per celle a eterogiunzione: HJT è la struttura e il processo cellulare più favorevoli per l'assottigliamento e presenta vantaggi naturali nell'assottigliamento. I motivi sono:
(1) La struttura simmetrica, il processo a bassa temperatura o senza stress possono essere adattati a wafer di silicio più sottili.
(2) L'efficienza di conversione non è influenzata dallo spessore. Anche se lo spessore viene ridotto a circa 100 μm, a seconda della ricombinazione superficiale ultrabassa, la perdita della corrente di cortocircuito Isc può essere compensata dalla tensione a circuito aperto Voc.
Secondo le previsioni pertinenti, lo spessore dei wafer di silicio di tipo N con eterogiunzione raggiungerà 140, 130 e 120 μm rispettivamente nel 2024, 2027 e 2030, e il limite teorico di assottigliamento potrà scendere al di sotto di 100 μm.